コベリティジャパン株式会社のDigital Design Engineer Apprenticeship求人

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※「正式に応募する」は、職務経歴書、履歴書が必要です。個人設定よりご登録をお願いします。

尚、カジュアル面談は保証されているものではなく不成立になる場合もございますのでご了承ください。

仕事内容

私たちは、Serdes PHYsのデジタルブロックの機能検証のために、UVMベースのテストベンチを開発・維持する支援を行います。具体的には、RTL機能を検証し、シリアルリンクのプロトコル準拠を確保するためのテストケース、シーケンス、チェッカー、アサーションを作成・実行します。また、シミュレーション結果を分析し、テストの失敗をデバッグすることにより、設計エンジニアと緊密に連携して機能の問題を特定し、解決します。さらに、設計の品質向上を目指して、機能カバレッジモデルを開発し、検証メトリクスを追跡することでカバレッジ駆動型検証に貢献します。このプログラムは、私たちの包括的な文化の中でキャリアパスを築き、革新と協力を促進します。

このプログラムでは、電子および通信工学や電気工学の学士号を修了したばかりの新卒生が対象です。デジタルエレクトロニクスの基本に強く、VerilogやSystemVerilogを使ってRTLやテストベンチを作成した経験が必要です。UVM、OVM、VMMなどの機能検証手法への露出や、PCIeのようなプロトコルの理論的知識があることが望ましいです。このプログラムはフルタイムでインオフィスモードで行われ、期間は12ヶ月です。勤務地はインドのノイダであり、開始日は2026年11月です。

募集要項

勤務地	- Location: Noida, India
給与	-
勤務時間	-
休暇制度	-
待遇・福利厚生	-
リモートワーク	-
その他	- 応募要件: Completed Bachelor's degree in Electronics and Communication Engineering, Electrical or a related field (Mandatory). Fresh graduates from the class of 2026 or 2025. Not currently enrolled / completed any M-Tech programs or postgraduate diplomas. Not employed in any full-time positions at any company (limited internship experience is acceptable). Strong digital electronics fundamentals. Proficiency in Verilog and SystemVerilog, you have written RTL/Testbenches. - 望ましい経験: Exposure to functional verification methodologies like UVM, OVM, or VMM is a plus. Theoretical knowledge of protocols such as PCIe is a plus.

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