コベリティジャパン株式会社のSerdes IP Design Engineer求人
コベリティジャパン株式会社
- 職種
- ―
- 年収
- ―
- エリア
- 東京
※「正式に応募する」は、職務経歴書 、履歴書 が必要です。個人設定よりご登録をお願いします。
尚、カジュアル面談は保証されているものではなく不成立になる場合もございますのでご了承ください。
仕事内容
Overview
Our Hardware Engineers at Synopsys are responsible for designing and developing cutting-edge semiconductor solutions. They work on intricate tasks such as chip architecture, circuit design, and verification to ensure the efficiency and reliability of semiconductor products. These engineers play a crucial role in advancing technology and enabling innovations in various industries.
Job Description
Seeking a highly motivated and innovative digital design engineer with knowledge of ASIC development flow. The candidate would be working as part of a highly experienced mixed-signal design and verification team, targeting the current and next generation high speed SERDES, such as USB4.0v2, USB4.0, PCIe4.0, Ethernet, DP2.0, HDMI2.1, and MIPI MPHY products (up to 40 Gbps).
Key Qualifications
MSEE graduate or BSEE plus minimum 3 years of digital design and verification experience in the industry.
Good experience in writing block-level test-cases including constrained directed random tests.
Must be familiar with Verilog and VCS. Good knowledge of back-end synthesis tools DC/PT is required.
Must have knowledge of digital design methodologies, ATE production testing, DFT insertion, Synthesis constraints and flows.
Scripting experience in Shell, Perl, Python and TCL is a plus.
Good theoretical and practical understanding of digital signal processing and data recovery circuits is required.
Good communication skills for interacting between different design groups and customer support teams are required.
Must be self-motivated, proactive, and able to balance good design quality while meeting tight deadlines.
Resolves issues in creative ways and exercises independent judgment in selecting methods and techniques to obtain solutions.
May guide more junior peers with aspects of their job. Networks with senior internal and external personnel in own area of expertise.
Preferred Experience
RTL coding, modeling of analog blocks, and writing complex system-level test-benches in Verilog.
Defining synthesis design constraints and resolving STA issues as well as gate-level simulation failures.
Defining Clock/Reset domain crossing design constraints and evaluating violations using CDC/RDC tools.
Enhancing and maintaining existing SERDES PHY IPs supporting multiple protocols.
Interacting with Application Engineers for customer support and resolving technical issues with Analog and P&R teams.
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