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コベリティジャパン株式会社のSr Staff Engineer, FE-DFT and Timing Closure求人

コベリティジャパン株式会社

職種
―
年収
―
エリア
東京

※「正式に応募する」は、職務経歴書 、履歴書 が必要です。個人設定よりご登録をお願いします。

尚、カジュアル面談は保証されているものではなく不成立になる場合もございますのでご了承ください。


仕事内容

We Are
Synopsys is the leader in engineering solutions from silicon to systems, enabling customers to rapidly innovate AI-powered products.

You Are
You are a front-end engineer who actually understands DFT, not just at the handoff level, but deep enough to know why a scan chain fails, why a compression ratio tanks, or why an ATPG tool chokes on certain RTL constructs.

What You'll Be Doing
Lead front-end design and DFT methodology development for customer SoC programs, ensuring RTL design decisions support robust DFT insertion and R2G flow execution.
Work directly with front-end design teams to establish DFT-aware coding practices, hierarchy planning, clock architecture, and constraint definitions that enable clean scan insertion and test coverage.
Deploy and support DFT implementation flows including scan insertion, compression, ATPG, and boundary scan across multiple customer programs.
Serve as the technical bridge between front-end design teams and back-end DFT, implementation, and verification teams, translating issues and requirements in both directions.
Debug complex DFT failures that trace back to RTL design decisions, tool interpretation differences, or constraint mismatches, and drive resolution across teams.
Develop and standardize R2G flow methodologies that integrate front-end design quality checks with DFT readiness and back-end implementation requirements.
Support risk mitigation and schedule recovery for programs where front-end and DFT integration issues are blocking progress.

What You'll Need
Bachelor's or Master's degree in Electrical Engineering, Computer Engineering, or equivalent practical experience in SoC design.
10+ years of hands-on experience in front-end RTL design, with significant exposure to DFT implementation, scan insertion, ATPG, or test methodology.
Strong understanding of DFT concepts including scan chains, compression, ATPG, boundary scan, and how RTL design decisions impact test coverage and flow execution.
Proven ability to debug complex issues that span front-end design, DFT insertion, and back-end implementation, often involving multiple EDA tools.
Experience developing or deploying R2G flows that integrate front-end design quality, DFT readiness, and back-end implementation requirements.
Ability to work across cross-functional teams and communicate technical issues clearly to both design and DFT engineers.
Experience working directly with customers or internal product development teams in a technical lead or applications engineering capacity is a strong plus.

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